基于FPGA的数字频率计设计开题报告

2．本课题主要研究内容和预期目标

一、研究内容

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就 越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频 率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信 号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以 适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音 的频率以及产品的计件等等。单片机数字频率计以其可靠性高、体积小、价格低、功能全等优点，广泛地 应用于各种智能仪器中，这些智能仪器的操作在进行仪器校核以及测量过程的控制中，达到了自动化，传统仪器面板上的开关和旋钮被键盘所代替，测试人员在 测量时只需按需要的键，省掉很多烦琐的人工调节，智能仪器通常能自动选择量程，自动校准。有的还能自动调整测试点，这样不仅方便了操作，也提高了测试精度。

二、预期目标

本课题预计完成一个数字频率计，主要利用以FPGA器件完成，并最终完成软硬件结合通过，包括数字频率计前端信号的放大整形处理，数字频率计的VHDL设计实现，以及数字频率计的FPGA制作三方面的内容，重点是数字频率计的VHDL设计实现。运用模块化的思想设计研究实现数字频率计设计的全部过程，包括模块的划分和相应模块的VHDL设计实现，在实际制作中采用了直接测量法，利用延时产生的时基门控信号来控制闸门，通过在单位时间计数器记录下的脉冲个数计算出输入信号的频率，经过BCD模块的转换最终送入LED中显示，这样制作出来的频率计具有了FPGA的稳定性和成熟性，具有可控制能力。

3.本课题拟采用的研究方法、步骤

系统的整体设计：结合前面的设计实现方案和课题设计要求达到的指标，得出数字频率计的原理框图如图1所示。

1数字频率计的原理图

频率计能够测量三种类型的信号，分别为三角波、方波、和正弦波，为此需要将各种类型的被测信号通过放大整形电路转换成标准的TTL电平的方波信号，便于FPGA对信号脉冲的计数；根据频率计参数指标以及功能的描述，放大整形电路需要将最小为50mv的信号经过放大整形后变成5V的电平，第一级射级跟随器提高了输入阻抗，使其满足耍求，使得信号基本上送入后级，在经过两级的放大使信号放大，最后经过施密特触发器整形 成比较标准的方波信号，便于FPGA处理信号。图中时基信号发生器是用来产生 控制计数器和锁存器使能端信号和计数器的清零信号；

由上述内容可得知，采用FPGA器件的数字频率计可以由三个模块组成，分别为输入模块用于信号的输入检测、整形、和转换模块；FPGA模块；显示模块 包括BCD译码器和7段LED数码管。FPGA模块是本次设计系统的核心部分，其中包括了分频器、门控电路、计数器组成。分频器出来的信号作为等精度测频原理的预置闸门信号，连接到门控电路的时钟端，计数器为具有使能端的10进制 计数器，标准频率信号从计数器时钟端CLK输入，经过整形后输入到另一个计数 器的时钟端当预置闸门信号为高电平（预置时间开始）时，被测信号的上升沿通 过触发器的输出端来启动计数器计数；当预置M门信弓为低电平（预置时间结束）

本设计基本构架如图1所示。核心是FPGA，采用VHDL编程语言的数字频率计设计，除被测信号的整形部分、键输入部分和数码显示部分以外，调理电路、时基信号发生器、闸门电路、门控电路、计数电路在一个FPGA芯片上实现，整个设计过程变得十分透明、快捷和 方便。为了检查设计结果的正确性，需要对设计结果进行仿真，在Quartusll菜单下选择 Startcompilation命令，平台会自动对其编译，检查模块连接，给出错误报告，完成仿真后通过由逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，对电路进行最后的调试等。

具体时间进度:

（1）2月25日~3月10日: 收集资料，熟悉基本知识，掌握毕设基本设计原理。

（2）3月11日~3月20日： 把握整体方案，深入研究设计原理，撰写开题报告。

（3）3月21日~4月30日： 巩固设计方法，开展各个功能模块具体设计，完成毕设初步设计。

（4）5月1日~5月15日： 进一步完善设计内容，进行功能仿真实验。

（5）5月16日~5月30日： 继续完善整体设计和仿真测试，并着手撰写论文。

（6）5月31日~6月10日： 完善论文，准备毕业答辩。