基于珠算方式的并行十进制加法器研究与实现开题报告

 2022-02-22 19:46:11

1. 研究目的与意义

自从冯·诺依曼体系结构出现之后,因为二进制算术运算执行速度快、电路设计简单、二进制格式存储密度大以及采用二进制系统实现同样的运算功能时所消耗的硬件更少等原因,计算机算术一直被二进制所统治,目前微处理器中的浮点运算单元都是基于二进制系统而不是十进制系统。二进制一直在计算机算术中占据主导地位,处理器设计人员也一直倾向于采用二进制设计计算机运算电路。

十进制数据和十进制算术运算在日常生活中无处不在,计算机发展早期人们曾经就在计算机中使用十进制还是二进制进行过讨论。十进制算术运算曾经被应用于计算机中,但是随着金融以及商业计算等领域的发展,提供硬件以支持十进制运算变得越来越迫切。在商业计算、金融分析、税率计算等高精度计算应用领域中,需要存储、输入输出、处理的数据中十进制数据占据了很大一部分。但十进制格式与二进制格式之间的转换并不是完全精确的,比如十进制中的 0.1 就无法在二进制中精确表示。采用二进制电路运算时需要在十进制与二进制之间进行转换,这些进制转换工作需要花费时间 。另外 当前的金融计算采用软件模拟十进制运算来处理数据以获得精确的结果,但是软件模拟十进制运算要比硬件进行二进制运算至少慢 100 倍以上两者之间性能有较大差距。因此基于十进制的算术运算受到越来越多的关注,设计十进制浮点运算单元,提供专用硬件支持十进制浮点算术运算也正在成为一个热门的研究方向。同时由于芯片制造成本随着集成电路工艺的发展逐渐在下降,在处理器内部集成一个专用的十进制浮点运算单元(decimal float point unit, dfpu)也成为可能。

加法器是十进制以及二进制算术运算单元中不可缺少的运算电路,因此很多二进制甚至是十进制加法器的实现方法被提出。但十进制加法的研究热度一直无法与二进制加法相比,直到 2000 年以后十进制加法的研究才逐渐成为国内外关注的热点 。国外研究人员对 bcd 码十进制加法做了大量的研究工作 在设计十进制加法器时采用 8421 - bcd 码对十进制操作数进行编码。十进制加法器能像二进制加法器一样高效地完成加法运算。

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2. 研究内容和预期目标

研究内容:

本课题针对当前金融交易、物联网等行业的高精度计算要求,结合高效手工计算工具算盘的原理,基于逻辑运算的方式,采用5421编码的方式完成一位十进制加法器的设计。并在完成一位十进制加法器设计的基础上,对多位、以及不同进位树的十进制加法器进行结构设计。设计结果需要在相应的eda环境下仿真、综合,并对结果进行分析,从而达到形式上的简化,提高加法器的性能,实现高速十进制加法的最优化设计要求。

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3. 研究的方法与步骤

研究方法:

1、采用分模块设计的方法完成十进制加法器的整体结构设计以及各个子模块的设计。

2、采用5421编码方式,结合算盘中十进制数的表示方式设计十进制数的加法电路;

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4. 参考文献

[1] vazquez a, antelo e, and montuschi p. improved design of high-performance parallel decimal multipliers [j]. ieee transactions on computers, 2010, 59(5): 679-693. doi: 10.1109/tc.2009.167.

[2] vazquez a, antelo e, and bruguera j. fast radix-10 multiplication using redundant bcd codes [j]. ieee transactions on computers, 2014, 63(8): 1902-1914. doi:10.1109/tc.2014.2315626.

[3] s gonzalez-navarro,c tsen,mj schulte. binary integer decimal-based floating-point multiplication. ieee transactions on computers, 2013, 62 (7):1460-1466. doi:10.1109/tc.2012.79.

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5. 计划与进度安排

1第1-3周查找、整理资料,撰写开题报告。2第4-5周学习VerilogHDL语言、FPGA的软硬件的开发环境QuartusⅡ等。3第6-7周进行一位十进制数的加法器的逻辑设计,采用VerilogHDL描述并仿真、综合及性能分析。4第8-9周设计不同位宽(包括8位、16位以及32位)十进制数的加法电路,采用VerilogHDL描述并仿真、综合及性能分析。5第10-11周设计不同进位树结构的十进制加法器,采用VerilogHDL描述并仿真、综合及性能分析。6第12-13周整理设计材料,撰写毕业设计论文并修改。7第14-15周继续修改毕业设计论文,预备答辩。

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