1. 研究目的与意义
通过对乘法器的优化设计，减少FPGA的资源，该乘法器采用CSD编码和Hormer法则确定硬件实现方案，通过应用循环累加结构将乘法运算在多个时钟周期内完成。整个模块采用VHDL设计，并用QuartusⅡ工具进行仿真验证。
2. 国内外研究现状分析
随着市场竞争的日益激烈，dsp系统的面积优化成为了重要的设计指标。
数字滤波器在dsp系统中有着十分广泛地应用，并且其中有着大量的乘法运算。
因此通过对乘法器的优化而减少面积是一种切实可行的方法。
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3. 研究的基本内容与计划
采用VHDL语言实现一个加法器链大于4的乘法器设计，通过将CSD编码减少部分积的个数，从而减少FPGA资源。数字滤波器中以固定系数乘以输入信号，并且一般情况下，系数绝对值小于1并且事先已知，在计算过程中部分积的数据宽度为被乘数位宽和乘数位宽之和，采用Hormer法则可使部分积的位宽与被乘数位宽基本一致，进一步减少FPGA资源。采用循环累加结构可将乘法运算在多个时钟周期完成，每次所得的非零部分积用D触发器暂时存储，移位后进行累加，以计算下一个部分积。运算过程中只用到一个加/减法器、一个移位寄存器和一个D触发器等逻辑。将设计在QuartusⅡ中进行仿真，可以看出此设计对优化FPGA资源有着重要的意义。
4. 研究创新点
本文用VHDL语言实现乘法器设计,通过面积比较，得出加法器链长度大于4的乘法运算应采用循环累加结构，不大于4的乘法运算应采用串联累加结构的硬件优化方案。
此结论对有面积优化要求的硬件设计有重要的应用意义。
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