基于FPGA的无线通信终端AES算法研究开题报告

1. 研究目的与意义

目前利用软件实施加密算法已经成为实时安全技术通信系统的重要瓶颈。标准的商品化的CPU和DSP无法跟上数据加密算法的计算速度要求。此外, CPU和DSP和需要完成太多的其他任务。基于FPGA高度优化的可编程的硬件安全性解决方案提供了并行处理能力, 并且可以达到所要求的加密处理性能基准。然而如果仅使用FPGA可编程VHDL来实现的话, 系统就不够灵活, 升级困难, 况且实现起来有很大的难度。

AES加解密算法对待加密的明文先进行分段然后加密，明文的长度可以是128位，192位或256位。同样，用于加密的密钥长度也有128位，192位或256位。根据明文及密钥的长度不同的组合，加密的轮次有10轮，12轮和14轮。在圈函数的每一圈迭代中，包括4步变换，分别是字节代换运算，行变换，列混合以及圈密钥的加法变换。基于FPGA高度优化的可编程的硬件安全性解决方案提供了并行处理能力，并且可以达到所要求的加密处理性能基准。本系统要求以AES加密算法为例，调用FPGA的硬件Verilog编程实现的AES加解密和控制实现高速有效的数据加解密。

2. 国内外研究现状分析

aes算法近年来发展迅速，通过国内外众多学者的研究，其攻击复杂程度降低，密钥方案简化，速度提高，并且出现多种改进型算法。

aes算法的设计者提出的square攻击，其主要思想是利用第四轮字节替换前后平衡性的改变来猜测密钥字节，对128比特密钥下四到六轮简化算法有效。

stefan lucks利用密钥生成算法的弱地，将square攻击的密钥长度扩展到192比特和256比特的情况，用此法攻击七轮简化算法比穷尽搜索快。

elad barkan和eli biham通过替换算法中所有不变的常量，如既约多项式、列混合运算中的系数和s盒中的仿射变换等，产生许多新的等价对偶密码，有平方对偶，对数对偶等百种之多。

3. 研究的基本内容与计划

1、2月20日到3月15日查阅相关资料，收集相关文献，完成开题工作。

2、3月16日到4月15日，确定设计方案，自学verilog语言，熟悉quartusii软件，调试相关程序，在软件上仿真，查看结果是否正确。

3、4月16日到5月25日，调试相关程序，观查结果是否正确；撰写论文，修改论文。

4. 研究创新点

自学Verilog语言，熟悉并使用Altera的开发软件及平台。

通过AES算法，初步了解信息安全中的算法。