基于Verilog HDL的以太网控制器设计开题报告

1. 研究目的与意义

基于verilog hdl的以太网控制器设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路设计和集成电路cad的技能运用到实际的芯片设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用芯片的设计。

国内外研究现状：

以太网是一种采用载波侦听多路访n／冲突检测(csma／cd)和介质存取控制(mac)协议在共享介质上传输数据的技术。由于其具有使用简便、价格低、速率高等优点，因而从20世纪80年代出现以来，便很快成为局域网的主流，早期的以太网被称为共享以太网是指多节点共享同一个传输媒体，节点问采用广播方式通信。所以容易发生冲突。共享以太网csma／cd技术来避免冲突，即发送方检测到冲突就暂停发送，随机延迟一段时间后再重新发送直到成功。

2. 课题关键问题和重难点

对数据发送和接收过程可能出现的问题进行预判，以及如何避免这种问题出现和出现问题后如何处理进行了研究，设计并实现了一种以太网控制器框架结构。在整个结构下还有许多小的模块如发送模块、接收模块、MAC控制模块、MII管理模块、状态模块和寄存器模块。以Verilog HDL语言对具体子模块进行了描述和实现。最后搭建测试功能验证平台，对各个功能模块进行验证。

3. 国内外研究现状（文献综述）

1．徐文杰《基于fpga的以太网控制器的设计与实现》的文章中通过对以太网数据帧格式的分析，对数据发送和接收过程可能出现的问题进行预判，以及如何避免这种问题出现和出现问题后如何处理进行了研究，设计并实现了一种以太网控制器框架结构。并对上述设计用quartusⅡ9.1开发软件进行设计、实现、模拟仿真实验。实验结果表明，设计的以太网控制器能实现数据接收、发送的功能，并且对于常见的问题有一定的处理能力，如能在发送过程中对数据进行校验，进行错误处理。

2．徐东《基于avalon总线的以太网软核控制器设计》中借mac层和物理层的接口的设计，讨论了跨时钟域的信号和数据的传输问题。在设计上，针对fpga寄存器资源较多的优点，进行优化设计。在数据发送和接收逻辑的设计上，充分利用verilog hdl的并行特性，设计了多级流水线，来实现接收、校验、搬运、驱动读取数据四个步骤的并行，驱动写缓存和发送两个步骤的并行。在总线接口上，设计读写控制逻辑，兼容dm9000的驱动程序。

3．储其方《以太网控制器芯片设计技术研究》中详细介绍了csma/cd算法、crc算法、hash算法和pnp协议，并完成了这些算法与协议的实现过程，详细给出芯片主要功能模块的设计思想和设计过程。在整个芯片的设计过程中，对模块如何合理划分以及各个模块之间如何协同工作，做了详细的设计。按照top-down的设计思路将各个功能模块逐一细化。各个模块之间通过接口信号进行连接进行通信，功能模块内部则由状态机控制时序。在编写代码时，尽量考虑硬件的实现方法，充分考虑了芯片内部的资源合理开销和verilog硬件描述语言的可并发执行理念，力求做到芯片资源消耗少，以满足产品的成本、性能和实用等要求。在底层电路设计过程中，选用verilog hdl进行描述。最后搭建测试功能验证平台，对各个功能模块进行验证。项目最终的目的是设计出一块完整的以太网控制器芯片。

4. 研究方案

设计由几部分组成的以太网控制器：

发送模块：由crc模块，random模块，counters模块和txstatem模块组成；

接收模块：由接收状态机模块，地址匹配逻辑模块，帧校验和计数器组成；

5. 工作计划

第1周：查找文献和翻译文献

第2周：撰写开题报告

第3周：电路系统的总体设计和规划