基于0.18μM CMOS工艺整数分频锁相环路设计任务书

1. 毕业设计（论文）的内容和要求

本设计具有较宽输出频率范围、低相位噪声、可用于SOC集成的整数分频锁相环电路，时钟处理单元将外部引入的单一频率的时钟信号处理成SOC需要的各种频率信号，解决系统PCB拥挤，信号隔离度不好的问题。

2. 实验内容和要求

本文基于0.18 um 标准CMOS工艺，设计了一款具有较宽输出频率范围、低相位噪声、可用于SOC集成的整数分频锁相环电路。

整数分频锁相环由输入缓冲器（INPUT BUFFER）、鉴频/鉴相器(PFD)、压控振荡器(VCO)、分频器(LOOP DIV)、低通滤波器(LPF)等几大电路板块组成。

3. 参考文献

[1] 毕查德拉扎维. 模拟cmos集成电路设计［m］. 陈贵灿，程军，张瑞智，等译．西安交通大学出版社，2002:437-495.

[2] choi y s, ha d h. gain boosting charge pump for current matching in phase locked loop[j]. ieee transactions on circuits and systen,2006,53(10):1022-1025.

[3] 吴玉刚. 低抖动的480 mhz cmos 电荷泵式锁相环[j]. 中国集成电路. 2010,11(138):34-38.

4. 毕业设计（论文）计划

2022年1月-2月，完成总体设计方案（锁相环的整体结构与子电路级设计）。

2022年2月-4月，完成电路设计，进行调试与分析，并进行论文撰写与改进、完善。

2022年4月-5月，对论文进行进一步的改进，格式，结构，内容均作了调整、完善。