1. 研究目的与意义

随着晶体管于1947年在bell实验室的发明，到1959年，texas instru ments的jack kilby提出了集成电路（ic）的构想，在这里所有的元件，无论是有源的还是无源的，都集成在一个半导体衬底上。

集成电路从rtl到gdsii的设计发展过程又被分做三个i年代，它们是发明，实施和整合（innovation,implementation,integration）。

发明年代包括布局布线的基本算法，时序分析和逻辑综合（logic synthesis）的发明；实施年代开始于fpga中门阵列的实现，asic设计中同等高度标准逻辑单元库的设计，它们使得eda的方法得到充分的发展和应用；当集成电路设计变得越来越大，即出现了在rtl和逻辑综合时，先将设计经过分配（partition）变成模块化（module）的设计和优化方案，在布局布线时采用自底向上的堆砌法（bottom-up），这也是一种展平的设计方法。

2. 课题关键问题和重难点

课题关键问题：1、在布局中需要确保时序的收敛。

在芯片设计中，需要考虑到最终芯片是否能满足设计的标准时序约束（sdc）的要求。

2、需要掌握在设计中出现的设计规则错误的原因，因此，需要对设计规则检查（drc，design rules check）理解并掌握。

3. 国内外研究现状（文献综述）

当代集成电路从概念到方法，实现设计收敛任务是复杂艰巨的，它通过三大部分工作来完成：数据系统；优化引擎；分析引擎。

数据系统由读取、处理和储存的功能组成。

优化引擎主要是指基于算法去实现逻辑优化、布局优化和布线优化的eda工具方法。

4. 研究方案

（1） 根据给出的数据进行设计（2） 使用设计工具来满足规格要求以及尝试各种设计方案（3） 使用工具分析STA、CTS、静态和动态IR、LVS和DRC（4） 使用工具分析版图设计的一些逻辑关系（5） 满足STA、静态和动态IR、LVS和DRC的情况下进行绕线

5. 工作计划

第1周 系统分析与设计，完成开题报告。

第2周 系统分析与设计，完成开题报告。

第3周 学习掌握半导体工艺后端工作流程及相关软件的使用第4周 学习掌握半导体工艺后端工作流程及相关软件的使用第5周 完成多层导线的布局布线，完成和优化时序规则检查。