1. 研究目的与意义

随着芯片向功能复杂化、体积小型化以及高性能高可靠性方面的发展,集成化和大规模集成化已成为迫切的要求和必然趋势。

在集成电路面临这种应用要求而迅速发展的过程中,数字后端设计也因此向着更加先进的工艺技术发展。

随着工艺技术发展到14nm及更加先进的工艺，晶体管的尺寸越来越小，芯片实现的功能越来越多，电路的集成度越来越高，时钟树越来越庞大，使得时钟偏差（skew）越来越难以平衡。

2. 课题关键问题和重难点

关键问题：对于脚本的理解与运用。

难点：在我目前所处的企业实习阶段，仅能通过编写简单的tcl脚本语言在数字后端软件上设计平面布局。

该软件十分强大，但需要自己编写一些tcl脚本语言来实现不同的功能。

3. 国内外研究现状（文献综述）

随着半导体生产工艺的不断发展，数字芯片的工作频率明显提升，芯片功耗也随之增加。

时钟信号作为数字系统的心脏，对于数字系统的功能、性能和稳定性起决定性作用[1]。

因此时钟信号的特性以及时钟树的布局引起了我们的高度重视，如何降低时钟信号的传播延时（latency）和时钟偏移（skew），减小pvt环境变量的影响和功耗成为了当今时钟树设计的主题。

4. 研究方案

学习数字后端设计中的时钟树综合相关资料和TCL脚本语言，分别编写实现不同时钟树的TCL脚本。

在数字后端软件中运行这些脚本对已经完成place_opt阶段的版图长出不同的时钟树，并对这些不同的时钟树产生各自的报表，通过这些生成的报表分析不同的时钟树综合方法之间的区别。

5. 工作计划

第1-2周：查阅数字后端设计和时钟树综合（cts）的相关文献，熟悉linux基础操作，学习并掌握在数字后端软件上设计后端的流程，掌握基本的时钟树综合方法。

第3-4周：新建一个数字后端工程，先编写相应的tcl脚本语言并在正确的路径导入相应的库文件完成init_design阶段；然后将完成init_design阶段的工程进行io和cell的布局、电源地线的布置、placement blockage和routing blockage的创建、boundary cell和tap cell的添加等步骤，从而完成floorplan阶段；再编写相应的tcl脚本语言对完成floorplan阶段的工程进行时序优化，并对该工程进行时序优化的多次迭代，最后完成的时序最优的工程即为完成place_opt阶段的工程。

第5-6周：学习二叉树型时钟树综合的相关资料，编写相应的tcl脚本语言对完成place_opt阶段的工程长出二叉树型的时钟树并使用相应的命令使数字后端软件生成相应的报表。