应用于锁相环的分频器设计文献综述

文献综述（或调研报告）：

锁相环作为无线通信系统中的一个重要模块，国内外对其展开了广泛的研究。目前，许多高校、实验室对锁相环的研究主要集中在新型锁相环电路结构、极低电压锁相环电路和超高频率锁相环等。频率合成器有三种实现方式：查表型频率合成器、直接频率合成器（Digital Direct Frequency Synthesis, DDS）和锁相环频率合成器（Phase Locked Loop, PLL）。电荷泵锁相环（Charge Pump Phase Locked Loop, CPPLL是目前实现频率合成器的一种成熟且广泛的方法，其电路包括：鉴频鉴相器（Phase/Frequency Detector, PFD）、电荷泵（Charge Pump, CP）、环路滤波器（Loop filter, LF）、压控振荡器（Voltage Controlled Oscillator, VCO）和分频器。根据分频器的不同，电荷泵锁相环又可以分为整数锁相环和小数锁相环。表1简单列举了近些年来发表的关于频率合成器的一些指标参数。

表1 近年来国内外锁相环比较

从近些年已发的文献可以看到，对锁相环的研究，锁相环整体架构一般多为电荷泵锁相环。文献研究焦点主要集中在压控振荡器和分频器部分。因为在整个射频锁相环中，压控振荡器和预分频器工作在最高频率处，对频率合成器的整体性能有着非常重要的影响，往往成为系统速度与功耗优化设计的瓶颈。

分频器根据分频比的不同可以分为小数分频器和整数分频器。整数型分频器的输出频率为参考频率的整数倍，也就是说能够实现的最小频率分辨率即为参考频率大小，设计简单直接，但无法在单个环路实现高频率，小步进的频率合成。小数分频实际上是通过不断切换分频器工作在不同的整数分频比下，达到输入到输出为小数分频的效果，其频率分辨率不再受限于参考频率的大小，因而可以选取相对较高的环路带宽。小数型分频器的设计相对复杂，并且会带来小数杂散的影响^[5]。小数杂散的产生主要来源于瞬时相位误差, 随时间变化的相位误差经过鉴频鉴相器、电荷泵和环路滤波器之后在VCO的电压控制端产生一个周期扰动，从而在最终的输出频谱上产生小数杂散。考虑到本课题要求的带宽不高，为了避免小数杂散的影响，采用整数分频可以降低电路复杂度，减小噪声。

多模可编程分频器是分频电路的主体。分频器的电路实现有电流模逻辑（Current Model Logic, CML）^[6]、真单相时钟（Ture Single Phase Clock, TSPC）^[7]和注入锁定（Injection Locked, IL）三种方法。电流模结构工作频率可以在宽带高频下工作，满足吉赫兹的要求，但是电路存在静态功耗，非常耗电。在低电源电压下通常去掉尾电流管，以弥补电压裕度^[8]。注入锁定分频器多用于超高频率下, 但是工作频率较窄，占用芯片面积较大，且分频比大小有限，不能方便的实现分频比可编程。TSPC结构是一种动态逻辑电路，它的功耗较小，没有静态功耗，且工作频率相对较高。另一方面，TSPC结构电路简单，晶体管层叠数目较少，功耗较低，更适合在低电压下工作。J.Navarro Soares等人提出扩展真单相时钟结构（Extend True Single Phase Clock, E-TSPC）^[9]，使电路得到进一步简化，去除了堆叠的晶体管，工作频率较TSPC结构提高，几乎可以比CML结构比拟，但功耗却比CML低很多。

多模可编程分频器的关键在于前级预分频电路，第一级分频电路工作在最高频率处，且需要实现分频比的切换，大量文献对其进行了研究和改进。Zhiming Deng等人对TSPC 2分频电路内部支路的不同组合方式进行了分析和比较，得出RE-2型结构相比其他类型可以在速度和功耗之间获得更好的平衡 ^[10]。Manthena Vamshi Krishna等人对传统2/3分频电路进行优化，将组合逻辑电路同D触发器相结合，减小延迟时间，提高了预分频电路的工作速度。同时加入电源开关管，降低电路功耗^[11]。Wu-Hsin Chen等人通过增加前馈通路，减小关键路径延迟，进一步提升了双模预分频单元的最高工作频率^[7]。Xiao Peng Yu等人则对E-TSPC 2/3分频电路进行优化，改变模式控制开关管的位置，达到降低功耗的目的^[12]。

表2简单列举了近些年来发表的关于分频器设计的有关研究。可以看出，三种分频单元实现方式均有涉及。TSPC结构功耗得到极大的降低，满足低电压低功耗的要求。

表2 近年来国内外分频器的相关研究

本次毕设要求掌握锁相环中分频器的作用和基本原理，掌握分频器基本单元的特点和设计方法，能够灵活运用不同种类的分频单元，并掌握整体分频方案的制定策略，会针对不同的工作频率和系统要求设计不同的分频器。通过阅读文献，理解并总结参考文献中各种分频器的结构及特点，掌握分频器的必要指标的意义和优化方法，了解噪声来源和分频器噪声对锁相环整体的影响。了解小数分频的原理和控制方法。设计或改进一种应用于锁相环系统的分频器，在达到设计要求的同时，希望尽可能的降低功耗和噪声。掌握Cadence软件的基本操作过程，能够运用Cadence进行分频器原理图设计和仿真，掌握工艺角仿真方法，使得电路可以在所有工艺角下正常工作并优化性能。了解模拟电路版图绘制技术和后仿真方法。本次设计拟采用TSMC 0.13um CMOS工艺，电源电压为0.7V.具体设计指标如表3所示。

表3 分频器设计指标

参考文献：

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资料编号：[179501]

文献综述（或调研报告）：

锁相环作为无线通信系统中的一个重要模块，国内外对其展开了广泛的研究。目前，许多高校、实验室对锁相环的研究主要集中在新型锁相环电路结构、极低电压锁相环电路和超高频率锁相环等。频率合成器有三种实现方式：查表型频率合成器、直接频率合成器（Digital Direct Frequency Synthesis, DDS）和锁相环频率合成器（Phase Locked Loop, PLL）。电荷泵锁相环（Charge Pump Phase Locked Loop, CPPLL是目前实现频率合成器的一种成熟且广泛的方法，其电路包括：鉴频鉴相器（Phase/Frequency Detector, PFD）、电荷泵（Charge Pump, CP）、环路滤波器（Loop filter, LF）、压控振荡器（Voltage Controlled Oscillator, VCO）和分频器。根据分频器的不同，电荷泵锁相环又可以分为整数锁相环和小数锁相环。表1简单列举了近些年来发表的关于频率合成器的一些指标参数。

表1 近年来国内外锁相环比较