文献综述（或调研报告）：
近三十年来，无线通信取得了长足的进展。随着无线通信技术的进步，频率综合器（Frequency Synthesizer）和锁相环（Phased Locked Loop）在提供高精度本振信号中扮演了非常重要的角色。分频器作为频综模块和锁相环路中必不可少的单元，分频器的性能优良直接影响了频综和锁相环输出的频谱纯净度、相噪等参数的好坏。
分频器按分频比N对输入信号的频率fin进行分频，得到输出频率fout=fin/N。分频器主要可依据是否有固定分频比来区分。若锁相环或者频率综合器中含有固定分频比的分频器，则其输出频率也同样是固定的。可编程分频器的分频比N是可以通过信号改变的，通过SPI接口给入的不同分频比的控制字，可以得到不同的输出频率。可编程分频器可基本上分为以下三种组态：
（1） 利用可编程计数器完成分频，可编程计数器采用约翰逊计数器的结构；
（2） 级联双模计数器，通过分频器链完成分频比的变化；
（3） 双模预分频器和脉冲吞咽计数器联合的结构。
在以上三种组态中，最核心的单元是触发器模块。触发器及其扩展结构完成了分频最基本的双模分频单元或计数单元。触发器的结构同样影响分频器的工作情况。分频器的分频范围、功耗、输出初发起的工作组态主要有以下几种：
- 真单相时钟（TSPC[1]）结构；
- 锁存器级联的触发器结构；
- 电流模式逻辑CML结构。
在[2]中，Vaucher系统的总结了常用的计数器组态以及核心单元的结构。在该论文中，作者基于350nmCMOS工艺设计并测试了以CML电路为核心单元的分频器模块。该文章总结了双模预分频可编程分频器和级联分频器在不同工作频率下的功率和相位噪声。随着片上系统（SoC）的发展，部分片上系统和数字芯片需要占空比为50%的时钟信号，所以分频器输出的信号占空比逐渐成为了研究热点。在文献[3]中，作者设计的分频器结构可以产生占空比为50%的信号；在文献[4]中，作者通过占空比修正电路（Duty-Correction-Circuit）完成占空比的调整。目前，可编程分频器的占空比调整主要依靠的就是这两种方式。近年来，半导体技术工艺的进步使得芯片供电电压逐渐降低，不能满足传统的需要多层晶体管叠加电路结构，文献[5]设计了适用于低电压工艺的基于CML电路的分频器核心模块，文献[6]介绍了的只有两层晶体管叠加的E-TSPC结构的触发器。文献[5]以及文献[6]中的结构在目前的低电压（0.9V~1.2V）工艺中非常常见。
