1. 研究目的与意义
在现在通信信号处理领域中，随着各种精密计算的发展对信号处理的实时性、快速性的要求越来越高。以往的模拟滤波器无法克服电压漂移、温度漂移和噪声等问题，从而带来了许多误差和不稳定因素。而数字滤波器具有稳定性高、精度高、设计灵活、实现方便等突出优点。其中FIR数字滤波器是数字信号处理的基本模块之一，在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式很难同时满足这两方面的要求。随着可编程逻辑器件和EDA技术的发展,使用FPGA来实现FIR滤波器，则可兼顾实时性和灵活性。
本论文拟通过采用并行和串行两种设计方案分别实现16阶、8阶FIR低通滤波器，对两种方式进行性能比较。在设计中采用模块思想，将整个滤波器划分为多个功能模块,采用Verilog语言进行各个功能模块的设计。
2. 国内外研究现状分析
在国内外的研究中，设计fir数字滤波器所涉及的乘法运算方式有：并行乘法、位串行乘法和采用分布式算法的乘法。
并行乘法虽然速度快，同时占用的硬件资源极大。如果滤波器的阶数增加，乘法器位数也将变大，则使硬件规模将变得十分庞大。
位串行乘法器的实现方法主要是通过对乘法运算进行分解，用加法器来完成乘法的功能，也即无乘法操作的乘法器。但由于一个8*8位的乘法器输出为16位，为了得到正确的16位结果，串行输入的二进制补码数要进行符号位扩展，即将串行输入的8位二进制补码数前补8个0(对正数)或8个1(对负数)后才输入乘法器。如果每一位的运算需要一个时钟周期的话，这个乘法器需要16个时钟周期才能计算出正确结果，这就意味着此类乘法器要完全计算出结果的延迟必将会很大。所以位串行乘法器虽然使得乘法器的硬件规模达到了最省，但是由于是串行运算，使得它的运算周期过长，速度与规模折衷考虑时不是最优的。
3. 研究的基本内容与计划
研究内容:1.要研究基于fpga实现的fir数字滤波器，首先要选定fpga器件。
2．对fir数字滤波器的结构和设计方法要有一定的了解，会使用matlab仿真软件设计各种fir数字滤波器，以便对设计结果进行仿真和比较。
3．设计数字系统，有多种方法，可采用传统的数字系统设计方法，也可采用使用硬件描述语言的数字系统设计方法。传统的设计方法不适合大规模系统的设计，所以采用使用硬件描述语言的数字系统设计方法。要学会自顶向下的系统设计方法、硬件描述语言verilog、综合工具、仿真工具等。
4. 研究创新点
在原来基础上简化并优化了FIR数字滤波器的设计
