基于FPGA的改进型DDS的设计与实现外文翻译资料

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基于FPGA的改进型DDS的设计与实现

Pu Wang a , Yuming Zhang b , Jun Yang a,b, *

摘要

频率合成器被称为电子系统的心脏，直接数字频率合成器(DDS)相对于前两代频率合成技术有着明显的优势，但也存在着传统结构的DDS输出杂散，输出频率的不足是有限的。针对这两个问题，采用压缩算法、相位抖动和平衡DAC结构对DDS的总体结构进行了改进。采用并行和流技术设计了并联相位累加器，提高了系统的输出频率。同时，利用FPGA技术，采用Veriloghdl语言设计实现了各个模块，最后在FPGA设计的基础上完成了改进型DDS模型的设计。

关键词：DDS、FPGA、压缩算法、相位抖动法、平衡DAC结构；

1 介绍

直接数字频率合成(DDFs，简称DDS)是一种新的频率合成技术，它是由所需波形的相位直接合成而来的一种新的频率合成技术。近年来，直接数字频率合成器(DDS)由于具有较高的频率分辨率、频率转换速度和相位，在雷达、通信、电子仪器等领域有着广泛的应用。

FPGA作为一种可编程数字集成电路2，具有开发周期短、可靠性高、保密性高等优点，因此本文打算采用FPGA技术来设计和实现优化的DDS。通过压缩算法、相位抖动和平衡DAC结构对DDS的总体结构进行了改进。为了提高系统的输出频率，采用并行和流技术设计了并联相位累加器。由于传统结构DDS杂散过大，输出频率受到限制。

2 DDS基本原理及杂项分析

直接数字频率合成器(DDS)包括相位累加器(PA)、相位转换器(SCMF)、数模转换器(DAC)和低通滤波器3。它的传统结构如图1所示，N相位累加器是由加法器和寄存器、频率控制字K控制每一个加法器，当其大于溢出时，完成一个循环。

图1.传统DDS结构图

在实际DDS中，由于ROM容量和数据量化量的限制，分别给出了相位截断误差和幅度量化误差，而DAC的非理想化也带来了转换误差，正是这些误差将杂散元件引入到信号频谱中。

3杂散抑制处理

为了抑制异质分散，本文首先采用压缩算法，根据正弦波的对称性，将ROM压缩为4：1，节省了四分之一的存储空间，提高了利用率。其次，采用相位抖动法和DAC非线性改进法，相位抖动法主要针对周期相位截断误差信号的问题，将周期性杂散信号随机化、不规则化，从而抑制杂散，平衡DAC结构改善了DAC非理想特性的色散；平衡DAC结构的方法改善了DAC非理想特性的分散性，如图2所示。

图2.DDS的结构改进图

4 基于FPGA的DDS设计与实现

DDS由相位累加器、相位变换器、数模转换器和低通滤波器四个模块组成，通过时钟频率(CLK)控制DDS各部分的同步。本文采用FPGA技术，采用Verilog HDL语言对各个模块进行了设计，并结合图2，给出了改进型DDS的总体结构，如图3所示。

图3.DDS模块的RTL结构图

4.1 相位累加器

相位累加器用于实现相位积累，产生相应的相位序列码。通过对相位量化的简单求和，可以得到正弦信号的电流相位值。相位累加器模块如图4所示，其中CLK是主时钟，Add_in是相位输入，addr是模块的地址输出。

图4 相位累加器模块图

由于相位累加器是本系统的核心模块，因此对相位累加器的设计进行了优化，将16位加法器分解为四个加法器级联，充分利用FPGA技术的并行性，实现了四路并行相位累加器，如图5、图4所示，可以提高运算速度。

图5 并联相位累加器

为了进一步提高计算速度，最后采用流水线和并行(流水线并行累加器)结构设计了PPA。16位加法器被分解为两个8位图5级联结构，因此与单并行加法器相比，一路减少了一半的进行，从而进一步提高了加法器的速度，如图6所示。

图6 PPA结构

4.2 相位转换器

相位转换器将根据其预先存储的相位码产生波形信号幅度信息，并根据查找表的相位序列编码对应的输出波形幅度序列码，即幅度信息。如相位转换器模块的图7所示，时钟是输入时钟，地址输入是地址，Q是模块的模拟信号输出。

图7 反模块图阶段

4.3 数字模拟转换器

数模转换器模块，如图8所示，将存储在ROM表中的幅值转换成数模，最后合成波形，以CLK为输入时钟，在FPGA上进行信号输入和输出，改进DDS波形的设计与实现。

图8 数字转换器模块

4.4 低通滤波器

低通滤波器模块图如图9所示.在模块中，CLK是输入时钟，pwn_in是波形信号的输入，pwn_out是波形输出，输出波形被梳理，高频杂波被抑制。

图9 低通滤波器模块

5 系统模拟试验

本文在QuartusⅡ8.0滤波模型仿真分析中，下载到AlteraDEP2EP2C35F672C6目标芯片，验证了设计方法的有效性和可行性。时序模拟示意图如图10个。

图10 时序模拟图。

输入端为100 MHz时钟CLK，输入控制字dat为32位，输出信号输出为1，输出2和输出3，4路分别为正弦波和余弦波，方波和三角波，RS和RW控制输入信号(rs为高电平，RW为低电平)。从输出频率和频率控制字数据可以看出，从仿真波形来看是正确的，相应的频率控制字输出对应于频率、幅值和相位的频率控制，输出幅度对应于ROM中的个数，因此本文实现了改进DDS的设计要求。与传统的DDS 6结构相比，如表1所示，对DDS结构的优化设计，四个并行道路相位累加器使每个最大工作时钟达到245.658 MHz，当工作时钟为200 MHz时，输出频率约为82 MHz，无杂散动态范围约为-130 dBC；传统结构DDS的最大工作时钟约为100 MHz，最大输出频率仅为20 MHz，无杂散的动态范围仅为-50 dBc。

6 结论

本文基于FPGA技术，采用Veriloghdl语言完成了DDS模型的设计与实现，通过压缩算法、相位抖动和平衡结构，改进了DDS的整体结构，抑制杂散，设计了并行相位累加器，提高了系统的输出频率。FPGA实现的改进DDS模型不仅改进了传统结构的DDS，而且输出频率有限，在雷达系统中得到了广泛的应用。

参考文献：

1. Liu Yang. Design and implementation of dual-channel orthogonal signal source based on FPGA and DDS technology [D]. Middle north university, 2017.

2. Yang jianhua. Design of multi-channel signal source based on FPGA and DDS technology [J]. Computer and digital engineering, 2017,45(8):1656-1659.

3. Peng wanquan, zhang chengchang. A new direct digital frequency synthesizer FPGA implementation [J]. Technology outlook, 2017, 27(6).

4. Zhang zhongtian. Design analysis of DDS PLL frequency synthesizer [J]. Citation: engineering technology, 2016(1):204-204.

5. Yang dazhu. Design of direct digital frequency synthesizer based on FPGA [J]. Modern machinery, 2009, 22(5):39-40.

6. Deng yaohua, wu liming, tension kai, etc. Based on FPGA dual DDS arbitrary wave generator design and noise suppression method [J].Journal of instrumentation, 2009, 30(11):2255-2261.

基于DDS和FPGA的线性调频波形的设计与实现

n Pallavi，P Anjaneyulu，P Bhas卡拉Reddy，V Mahendra，R Karthik 1

电子和通信工程系，MLR技术学院，海得拉巴，印度

摘要

本文介绍了一种利用直接数字合成（DDS）和FPGA（Vertex4 LX25FF668）设计和实现3mu;秒脉宽线性调频(LFM)波形的简单方法。LFM的设计与实现包括：

1. 利用DDS[AD 9858]设计和实现SPOT频率产生。
2. 利用DDS实现高带宽LFM波形的设计与实现。

关键词：雷达，DDS，线性调频(鸟声)，SAR，DAC，查找表(LUT)。

简介：雷达(RadioDetectionandRanging)是一种利用电磁波探测目标位置、速度和特性的技术。这是通过用电磁能感应空间内物体反射的能量来实现的。在雷达背景下，距离分辨和长距离作战是雷达的两个主要方面。长距离作战是指雷达探测目标的最大距离。雷达的距离分辨能力可以定义为对两个近距离目标的探测能力。短脉冲可获得较好的距离分辨力。因此，雷达应该在很短的时间内发射峰值功率很高的脉冲。理想情况下，它应该是一个非常高峰值功率的脉冲信号。然而，在雷达各部件所能处理的峰值功率方面，有一个实际的限制。利用线性调频(LFM)来满足这些约束条件。

数字波形生成算法：数字波形生成算法可以是基于查找表(LUT)的，也可以是基于坐标旋转的数字计算机(CORDIC)。基于LUT的算法包括直接LUT存储技术和直接数字合成(DDS)技术。在直接LUT存储技术中，波形样本直接存储在LUT中。在DDS技术中，采用正弦波周期来减小存储器的大小。前者适用于较短时间的波形，但DDS技术为波形参数的编程提供了更大的灵活性，也使啁啾信号在适当的频率上转换成为可能。基于LUT的技术所具有的优点是具有更好的啁啾特性，如平坦度、光谱纯度等。然而，直接LUT存储和DDS技术都存在较大的内存需求。因此，根据应用需求，如脉冲宽度、带宽、内存存储、系统错误校正等，这些算法中的一种可以在FPGA[3]中实现。下面将讨论这些算法的设计细节。

基于DDS的SPOT频率产生方法：直接数字合成器可由精密参考时钟、地址计数器、可编程只读存储器(PROM)和DAC实现。在这种情况下，对应于正弦波完整周期的数字振幅信息存储在PROM中。因此，PROM充当一个正弦查找表。地址计数器步骤通过和访问每个PROM的存储位置和内容(等效的正弦幅度字)提供给高速D/A转换器。DAC响应于PROM[2]的数字输入字而产生模拟正弦波。

该DDS实现的输出频率取决于基准时钟的频率，2)正弦波步长被编程到PROM中。虽然这种简单的架构的模拟输出保真度、抖动和AC性能可能相当好，但它缺乏灵活性。输出频率只能通过改变参考时钟的频率或重新编程PROM[6]来改变。这两个选项都不支持高速输出跳频。这个简单DDS的框图如图1所示。

图1 DDS的简单框图。

随着相位累加器功能的引入到数字信号链中，这种结构成为了一个数字控制振荡器，它是一个高度灵活的DDS器件的核心。相位累加器与delta;相位累加器的关系构成DDS结构的基本调谐方程：

.........................................(1)

其中：=DDS的输出频率

M=二进制频率调谐字(FTW)

REFCLK=内部参考时钟频率(系统时钟)

N=相位累加器的位长

在图2中，DDS体系结构中M值的变化导致输出频率的立即和相位连续变化。在实际应用中，将M值或频率调谐字加载到内部寄存器中，内部寄存器位于并行输出delta;相位寄存器之前。一旦加载缓冲寄存器，并行输出增量相位寄存器就会被时钟化，DDS输出频率也会发生变化。

图2.DDS框图

通常，改变DDS输出频率的唯一速度限制是可以加载和执行缓冲寄存器的最大速率。显然，并行字节负载控制接口增强了跳频能力.

DDS结构的数字特性的优点之一是可以很容易地将数字功能块添加到核心块中，以提高给定设备的性能和特征集。对于一般用途，DDS装置将包括集成的D/A转换器功能，以提供模拟输出信号。这种“完全dds”方法大大提高了基本dds设备的整体实用性和“用户友好性”。

如表1所示，在市面上许多可用的DDS中，AD 9858由于时钟频率较高而被选中，它被设计为并行和串行工作模式。

表1.DDS比较表

型号	时钟频率	溶离子(位)	调整字宽(位)	星载比较器	I/O面
AD9854	300MHz	12	48	是	并行；串行 剩余内容已隐藏，支付完成后下载完整资料 资料编号：[20704]，资料为PDF文档或Word文档，PDF文档可免费转换为Word