文献综述（或调研报告）：
为进行调频调幅电路设计，搜集并研读了与课题研究背景、关键词、关键技术、设计指标等相关的各类文献。主要介绍了一些工作在30GHz左右，应用了90/65nm技术的CMOS低噪声放大器，锁相环，频率合成器，收发模块，前端器件等。并且对衬底噪声和共模噪声进行了一些分析，讨论了应对这些噪声的方法。
随着晶体管技术和集成电路技术的出现和发展，现代无线通信技术在20世纪中期之后飞速发展，现代无线通信技术也更多的渗透到生活的方方面面。然而随着技术的发展，人们对产品的尺寸，成本，功耗，和传输速率的要求不断提高。在这种环境下，在CMOS毫米波集成电路设计方向的探索正顺应了集成电路设计技术的发展趋势。 [3] 过去的10年中，在60GHz左右的免执照频段工作的设备被快速的开发出来，以为无线吉比特通信服务。随着设计团队对高信号传输速率无线通信的兴趣日益高涨，出现了多个标准化团队。首先IEEE.802.15.3c团队定义了带宽分配和调制方案。多个由业界支持的其他标准化团队也迅速出现。[7]
与目前已经投入60GHz MMICs生产的如砷化镓工艺和磷化铟工艺等的化合物工艺相比，纳米级硅基MMICs拥有更高的集成度，而且生产成本更低。虽然噪声略大，功率增益更低，但是纳米级锗硅MMICs已经展现出与化合物器件相似的噪声系数和60GHz频带增益特性，又因为晶体管尺寸缩小带来的运行速度提升，CMOS毫米波集成电路替换锗硅毫米波集成电路已经不再不可行[8].
频率合成器是现代无线通信系统中的关键组成模块，广泛用于生成稳定而可编程的本振信号。随着频率逐渐增加到毫米波频段，电路设计的约束使得频率合成器和收发机的性能急剧下降。在各种约束中，本振频率牵引和串扰主要考虑使用CMOS技术实现的片上系统。为了缓和这些问题，提出了使用半整数谐振频率发生器的射频收发机结构。然而，对于在谐振点工作的电路，本振功率太高了。这使得设计满足在保证合理的功率消耗的同时达到需要的系统规格要求的合成器非常难。一个使用0.18工艺实现的CMOS半谐波频率合成器被证明适用于60GHz工业，科研，医学波段。[2]
锁相环被广泛的使用在通信系统的时钟生成部分。免执照的22-29GHz已经被使用在ISM波段无线传输和车辆雷达系统中。为了系统集成的便利，锁相环的功率消耗必须在很小的芯片面积上达到最小。频率合成器设计的关键是设计足够的压控振荡器调谐范围以包含频率合成器的工作频率。与此同时，压控振荡器为了在调谐范围和相位噪声之间权衡，锁相环必须有足够低的相位噪声。因此提出了一个包含TF-VCO，ILFD，CML分频器的频率合成器以满足要求。[10] 另一种用于60GHz WPAN设备的28-32GHz快速稳定多信道锁相环合成器。这个锁相环使用这个PLL芯片使用IHP的0.25mu;m四金属SiGe：C BiCMOS工艺技术设计制造[8]
对于用于无线HD设备的其他设计。最严苛的高速率调制使用OFDM-16QAM在1.760GHz带宽上调制。WirelessHD HRP2有512个子载波，其中336个包含有用信号。考虑到循环前缀和信道编码冗余，HRP2的可用信号速率是3.8Gbps。因此发展了应用65nm CMOS技术的工作在60GHz包含四个标准信道的收发机模块。其中，硅片通过覆晶技术加载一个低功耗HTCC模块上，HTCC模块也包含额外的65nm CMOS PA和大天线波束宽度以及工业生产性。[7]也有一些其他的器件被开发出来，如使用65nmCMOS工艺实现的用于无线HD设备的17.5-20.94GHz和35-41.88GHz锁相环。频率合成器完全符合IEEE802.15.3c技术规范。[9] 当前标准的60GHz无线通信基于IEEE802.15.3c技术规范，这个规范把频带分割成四个中心频率在58.32-64.8GHz的信道，调制方案和调制率有很多种，但是每个信道需要保证在10米的距离上保证至少2Gbit/s的传输速率。任何服从这个规定的收发机需要一个电路以合成这些载波频率，由于只需要四个信道，整数N锁相环拓扑足够满足要求。然而在毫米波频率下，所有模块都工作在高频下，需要额外的7GHz输出参考调谐范围。由于使用了如OFDM的更复杂结构，同时获得低相位噪声和大调谐范围的任务变得更加重要和困难[1]
随着电子电路的大规模使用，EMI已经成为电路设计的主要问题之一。并且因为频率的逐渐增高会越来越严重。如今，工程师不仅要让设备在实验室的理想环境下工作，更要让设备在实际的有其他设备干扰的环境下工作。这意味着设备将接受来自多个额外噪声的干扰。EMC将为成为设计的主要目标之一[4]
解决系统中的噪声问题的方法通常通过实验和错误获得，而非在了解体系工作原理的基础上获得的。这些努力耗费了大量的时间，而且通常不甚完美，在设备被移动到一个新环境之后系统可能又不能正常工作。这个状态是不幸的，因为大多数的原理非常简单而且可以用基本物理学解释。[4] 当工作频率提高到毫米波频段时，各种器件的分布效应凸显，硅衬底高电导率所引发的介质损耗不容忽视，电路的性能不像低频电路那样容易把握。在现有工艺条件下对器件进行有效评估是设计CMOS毫米波集成电路的基础。在正确评估的的基础上对电路结构畸形优化改进和创新则直接决定了电路是否能满足现实指标的要求[3]对于模拟电路，数字电路和混合电路而言，衬底噪声对设备的工作有持续和显著的影响。随着芯片面积的缩小和电路设计的创新，衬底噪声也开始全面的影响数字电路。保守的电路设计被用来削减衬底噪声带来的影响，因此严重的限制了新技术带来的优势。因此，衬底噪声的建模受到了广泛的关注。[5]衬底干扰由，电压，电流短脉冲引起的寄生电流流到IC不同部分的硅基板上引起。这些短脉冲和寄生电流来自同一芯片上高速数字时钟的切换噪声。在射频和混合信号IC上，切换噪声和IC上敏感的模拟节点和射频节点耦合。这引发了严重的性能退化。因此，解决衬底耦合是成功把射频和混合信号模块高速数字I/O接口和数字信号处理算法集成在同一片上的关键。这在应用90nm技术的集成芯片上尤为明显。[6]
参考文献
