正交幅度调制与解调模型设计外文翻译资料

Quadrature Amplitude Modulation (QAM) is a popular modulation scheme, widely used in various communication protocols such as Wi-Fi and Digital Video Broadcasting (DVB) [1]. The architecture of a digital QAM modulator/demodulator is typically constrained by several, often conflicting, requirements. Such requirements may include demanding throughput, high immunity to noise, flexibility for various communication standards, and low on-chip power. The majority of existing QAM implementations follow a sequential implementation approach and rely on high modulation levels in order to meet the emerging high data rate constraints [1–5]. These techniques, however, are vulnerable to noise at a given transmission power, which reduces the reliable communication distance [1]. The problem is addressed by increasing the number of modulators in a system, through emerging Software-Defined Radio (SDR) systems, which are mapped on MPSoCs in an effort to boost parallelism [6, 7]. These works, however, treat the QAM modulator as an individual system task, whereas it is a task that can further be optimized and designed with further parallelism in order to achieve high data rates, even at low modulation levels.

Designing the QAM modulator in a parallel manner can be beneficial in many ways. Firstly, the resulting parallel streams (modulated) can be combined at the output, resulting in a system whose majority of logic runs at lower clock frequencies, while allowing for high throughput even at low modulation levels. This is particularly important as lower modulation levels are less susceptible to multipath distortion, provide power-efficiency and achieve low bit error rate (BER) [1, 8]. Furthermore, a parallel modulation architecture can benefit multiple-input multiple-output (MIMO) communication systems, where information is sent and received over two or more antennas often shared among many users [9, 10]. Using multiple antennas at both transmitter and receiver offers significant capacity enhancement on many modern applications, including IEEE 802.11n, 3GPP LTE, and mobile WiMAX systems, providing increased throughput at the same channel bandwidth and transmit power [9, 10]. In order to achieve the benefit of MIMO systems, appropriate design aspects on the modulation and demodulation architectures have to be taken into consideration. It is obvious that transmitter architectures with multiple output ports, and the more complicated receiver architectures with multiple input ports, are mainly required. However, the demodulation architecture is beyond the scope of this work and is part of future work.

This work presents an MPSoC implementation of the QAM modulator that can provide a modular and reconfigurable architecture to facilitate integration of the different processing units involved in QAM modulation. The work attempts to investigate how the performance of a sequential QAM modulator can be improved, by exploiting parallelism in two forms: first by developing a simple, pipelined version of the conventional QAM modulator, and second, by using design methodologies employed in present-day MPSoCs in order to map multiple QAM modulators on an underlying MPSoC interconnected via packet-based network-on-chip (NoC). Furthermore, this work presents a hardware-based resource allocation algorithm, enabling the system to further gain performance through dynamic load balancing. The resource allocation algorithm can also act as a graceful degradation mechanism, limiting the influence of run-time faults on the average system throughput. Additionally, the proposed MPSoC-based system can adopt variable data rates and protocols simultaneously, taking advantage of resource sharing mechanisms. The proposed system architecture was simulated using a high-level simulator and implemented/evaluated on an FPGA platform. Moreover, although this work currently targets QAM-based modulation scenarios, the methodology and reconfiguration mechanisms can target QAM-based demodulation scenarios as well. However, the design and implementation of an MPSoC-based demodulator was left as future work.

While an MPSoC implementation of the QAM modulator is beneficial in terms of throughput, there are overheads associated with the on-chip network. As such, the MPSoC-based modulator was compared to a straightforward implementation featuring multiple QAM modulators, in an effort to identify the conditions that favor the MPSoC implementation. Comparison was carried out under variable incoming rates, system configurations and fault conditions, and simulation results sh

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正交幅度调制（QAM）是一种流行的调制方案，广泛应用于各种通信协议，如无线网络和数字视频广播（DVB）[1]。数字QAM调制器/解调器的结构通常是由数个，经常相互冲突，要求的限制。这些要求可能包括苛刻的吞吐量，高抗噪声，各种通信标准的灵活性，以及​​低的片上功率。大多数现有的QAM实现按照顺序实施方法和为了满足新兴高数据速率约束[1-5]依靠高调制水平。这些技术，然而，在给定的发送功率，从而降低了可靠的通信距离[1]易受噪声。该问题是通过增加系统中的调制器的数量，通过新兴软件定义无线电（SDR）系统，其分别对应于MPSoCs在努力提高并行处理的[6,7]。这些作品，但是，对待QAM调制器作为一个独立的系统的任务，而它是一个可以进一步以实现高数据速率，即使在低的调制电平进行优化，并设计有进一步的并行任务。

以平行的方式设计QAM调制器可以是在许多方面是有益的。首先，将得到的并行流（调制）可以在输出相结合，造成了系统，其多数逻辑的运行在较低的时钟频率，同时允许高吞吐量，即使在低的调制水平。这是因为较低的调制水平对多径失真较不敏感尤为重要，提供电源的效率和实现低误码率（BER）[1,8]。此外，一个平行调制结构可以受益多输入多输出（MIMO）通信系统，其中，信息被发送和接收的多往往许多用户之间共享的两个或更多个天线[9，10]。在两个发射机使用多个天线和接收器提供在许多现代应用中，包括IEEE 802.11n标准，3GPP LTE和移动WiMAX系统显著能力增强，在相同的信道带宽提供增加的吞吐量和发射功率[9，10]。为了实现MIMO系统的优点，在调制和解调架构适当的设计方面必须加以考虑。显而易见的是发射器架构具有多个输出端口，并且具有多个输入端口的更复杂的接收器结构，主要是必需的。然而，解调架构已经超出了工作范围，是今后工作的一部分。

这项工作提出了QAM调制器，可以提供一种模块化和可重构体系结构，以促进涉及QAM调制的不同的处理单元的一体化的MPSOC实现。工作试图研究如何顺序QAM调制器的性能可以以两种形式加以改进，通过利用并行性：首先通过开发常规QAM调制器的一种简单的，流水线版本，和第二，通过使用在现今采用的设计方法为了地图上的底层MPSOC多个QAM调制MPSoCs通过基于分组的网络级芯片（NOC）互连。此外，这种工作提出了一个基于硬件的资源分配算法，使系统能够进一步获得通过动态负载平衡的性能。资源分配算法也可以作为一个适度降级机构，限制运行时故障的平均系统吞吐量的影响。此外，提出了基于MPSOC的系统可以采用可变数据速率和协议的同时，采取资源共享的机制优势。所提出的系统架构是使用高层次模拟器模拟和实现/在FPGA平台上进行评估。此外，尽管这项工作目前主要基于QAM的调制方案，方法和重新配置机制就可以根据QAM解调的情况也是如此。然而，基于MPSOC解调器的设计和执行被留下作为今后的工作。

而QAM调制器的一个MPSOC实现在吞吐量方面是有利的，也有与片上网络相关联的开销。这样，基于MPSOC调制器进行比较一个简单的实现具有多个QAM调制，以努力，以确定有利于MPSOC实施的条件。比较是根据可变传入速率，系统配置和故障的条件下进行，和仿真结果正常操作期间表现出的平均双吞吐率和〜小于25％的吞吐量降低在故障组件的存在下，在大约35％以上面积的成本，从FPGA实现与合成得到的结果。硬件开销，它从片上网络和资源分配算法茎，是内用于基于片上网络的系统的典型值，以及[11，12]和由所获得的高吞吐率充分平衡。

QAM调制器背景

QAM调制器，通过改变两个载波（主要是正弦），其具有相同的频率，但相位相差90°的[1，13，14]的振幅来发送数据。常规QAM调制器的方框图如图1所示。输入比特流中间 - 元组，其中，分组，和n是调制的水平。符号映射器分割输入序列导入选自OFI（同相）和Q（正交）字符号和各字映射到编码的数目，典型地跟随格雷编码[1]。例如，一个16-QAM调制每个I和Q字映射为四个（M每个符号=4比特）从集合A=不同的值{ - 3，-1,1,3}。格雷编码确保连续符号仅由一个比特不同，并是优选的功耗的目的和出于实际解调。

正弦和余弦中频（IF）信号由数控振荡器（NCO）中产生，使用查找表（LUT），用于存储所述正弦信号[15]的样品。可替代地，NCO只能包含一个LUT用于存储正弦值，并使用一个90°的相位偏移（访问与一个样本偏移LUT）来产生余弦值。的NCO接收作为输入的系统时钟，以及相位增量，M的相位增量表示在每个时钟周期中输出信号相位的变化量，并加入到相位累加器每个系统时钟周期。基于中，M的值，并且还对在LUT的条目的数量，所述载波信号的频率被计算为（1）中。输出频率必须满足奈奎斯特定理，并且因此，必须小于或等于[1]：

（1）

相位累加器解决了正弦/余弦查找表，其中转换相位信息到正弦/余弦波（振幅信息）的值。正弦和余弦的LUT的输出然后由字I和Q，这两者都是由FIR滤波器被乘到NCO输出之前过滤相乘。通常情况下，升余弦（RC）或根升余弦使用（RRC）滤波器。过滤是必需对付许多问题，如符号间干扰（ISI）[16]，或脉冲形状的矩形的I，Q脉冲正弦脉冲，占据下部通道带宽[16]。

该产品以产生以下形式的调制信号最后加入（2），其中，I和Q是在同相和正交的话，分别是载波频率。在一个符号周期中，QAM信号是一个相移正弦波其幅值等于，和从基准载波相位差。这个信号馈送一个D / A转换器，并最终驱动所述RF天线：

（2）

相关工作

大多数涉及QAM调制/解调现有的硬件实现的遵循有序的方式和单纯考虑QAM作为一个单独的模块。已经有有限的设计探索，大部分的作品让有限的重新配置，提供的数据传输速率不够使用低调制电平[2-5]时。后者已通过映射到MPSoCs新兴SDR实现方式中，也把该QAM调制作为单独系统的任务，集成为系统的一部分处理，而不是着眼于优化调制器的性能[6,7]。工作[2，3]使用特定的调制类型;它们可以，但是，可以扩展以增加所得数据速率要使用较高的调制水平。更高的调制电平，但是，涉及振幅和相位的多个区划，并可以潜在地在接收机引入解码错误，因为符号非常接近（对于给定的发射功率电平）和振幅中的一个电平可能会混淆（由于噪声的具有较高水平的影响），从而，扭曲所接收的信号[8]。为了避免这种情况，有必要允许广泛的利润率，并且这可以通过在发射机增加通过的RF信号的功率放大可用的振幅范围进行（以有效地扩展的码元更多）;否则，数据比特可​​以被错误地在接收器解码，从而导致增加的比特误差率（BER）[1,8]。然而，增加的幅度范围将在他们的非线性以及操作所述RF放大器（压缩）区域造成的失真。替代QAM实现尽量避免使用乘法器和正弦/余弦的回忆，通过使用CORDIC算法[4,5]，但是，仍然遵循有序的方式。

基于软件的解决方案在于设计映射到通用处理器和/或数字信号处理器（DSP）SDR系统，以及QAM调制器通常被认为是一种系统的任务，一个可用的处理单元上被调度。在Works [6,7]利用MPSOC设计方法来实现SDR系统，治疗调制器作为一个单独的系统任务。结果在[6]表明，这种方法的问题是，在与QAM并行运行几个竞争任务可能伤害调制的性能，使得这种方法不足以在吞吐量和能量效率方面要求的无线通信。另一个特定的问题，在[6]提出的，是分配算法的效率。分配算法的处理器，这使得分配慢上实现。此外，为了处理器用于分配任务（随机分配和基于距离的分配）的策略可能导致芯片上的争用，并在每个处理器不平衡负载，由于每个处理器的利用率不考虑。在[7]中，称为CoreManager为任务的运行时的调度硬件单元被使用，其目的是在加快分配算法。从[7]所产生的结论激励使用在硬件出口更多的任务，如重新配置和资源分配，而不是使用软件上的专用CPU上运行，以努力减少功率消耗，提高了系统的灵活性。

这项工作提出使用MPSOC设计方法和片上网络的可重新配置的QAM调制器，带有集成的硬件资源分配机制进行动态重新配置。分配算法考虑到不仅分区块（跳数），但也各块的利用率之间的距离，在企图使所提出的基于MPSOC-QAM调制器能够根据数据流和不同的不同传入速率下实现稳定的性能调制水平。此外，分配算法固有地充当适度降级机构，限制运行时故障的平均系统吞吐量的影响。

MPSOC基于QAM调制器

下一步，我们使用MPSOC设计方法给QAM调制器映射到一个MPSOC结构，它使用一个片上，基于分组的片上网络。这使得模块化，“插件和播放”方式，允许异构处理要素的整合，试图创建一个可重新配置的QAM调制器。通过划分QAM调制器为映射到处理单元（PE）不同的独立的任务，我们建立了一套独立的必要QAM调制的基本组成部分。这组包括一个数据流的体育，符号映射器的PE，一个FIR PE和一个QAM的PE。这些组件的多个实例可以被用于构建各种高度并行和灵活的QAM调制架构。

图3示出了使用的4times;4二维网状片上网络的示例性系统配置。参与设计这样的系统在于设计适当的网络接口（NI）硬件的挑战，即连接到每个PE和负责与底层互连主干接口在PE。在NI还包含大部分使系统能够通过硬件实现的分配算法进行动态重配置本身的必要逻辑。虽然我们的目标QAM调制，一些独立的部件是在许多其他无线标准普遍，使得设计人员能够创建可以支持多个无线电标准，并且通过共享资源，以提高设计的效率和灵活性的平台。

流-PE设备接收来自I /输入数据O端口和调度数据符号映射器的PE。在流-IN PE的国家情报院在组合包，其中也包含调制水平n和相位增量男，作为输入参数输入数据流。通过利用多个流式的PE，所提出的结构允许多个发射器以不同的数据率和载频发送的数据。的分组然后被发送到可能符号映射器的PE中的一个，被划分成I和Q字符号。符号映射器的PE被设计为支持16，64，256，1024和4096调制水平。 I和Q字然后创建并在符号映射器国家机构分组并传输到对应的FIR PE设备，其中，它们是脉冲形的。建议的工作实现了不同形式的FIR滤波器，如转置过滤器，多相滤波器和过采样滤波器。过滤后的数据将下一个发送到PE的QAM（流水线版本）。从每个QAM的PE调制后的数据被最后发送到D / A转换器，驱动RF天线之前。

所提出的调制器可以在多输入和多输出（MIMO）通信系统，其中的接收器需要重新排列在正确的顺序中的数据一起使用。这样一个方案涉及在输出多个RF天线在输入（接收器）和多个RF天线（在各种广播计划[9，10]使用）。 MIMO系统和数据重排的范围已经超出了本文但是，我们感兴趣的读者参考[9,10]。可替代地，所得​​到的并行流可以导致系统，其多数逻辑的运行在较低的时钟频率的输出被组合，同时实现高的吞吐量。

下均匀输入流（即，所有输入端接收相同的数据速率），每个源PE具有与其通信的一个预定目的地PE和系统功能作为多个流水线QAM调制。在可能的情况下，然而，在一个（或可能更多）的输入端口输入的数据流率比另一输入端口的输入数据流率要高得多，所述基于MPSOC-调制器允许固有的NoC技术如资源分配从使用的片上网络的所产生，以转移到较不活跃的PE的数据流，并提高了系统的整体吞吐量。源PE可以从一组另类的选择及其可能的目的地的PE，但在操作上基本相同，在系统中的PE，而不是总与它的预定目标PE通信。这是通过所谓的集成网络接口资源分配（NIRA）每个PE的国家机构内部的动态分配算法，本文的贡献便利。该NIRA算法选择下一个目的地PE与在以下小节中描述。

有两个可能的类型，可以在任何给定时间在整个片上网络传输的数据包的：数据分组和控制分组。数据包包含数据流，符号，过滤后的数据，或已调制数据，根据源PE的类型。控制数据包，另一方面，包含由NIRA所需的信息（空闲时隙和跳数信息）。因此，控制报文之前的数据包;因此，我们利用在底层的片上互连虚拟通道（VCS）向控制数据包优先提供。然后控制分组可以被转发到路由器的尽快适当的输出端口，减少了控制分组的等待时间。每个NI的设计参数，并且可以被调整为不同种类的PE;一个基本结构示于图4和包括四个先进先出队列和四个有限状态机控制整个操作。

NIRA资源分配算法

在这项工作中所提出的资源分配算法依赖于市场为基础的控制技术[18]。这种技术提出了当地的代理商，我们称之为NIRA（网络接口资源分配）的代理商，通过一致的全球行为实现[19]的相互作用。一个简单的交易机制是那些当地的代理商之间使用，以满足所需的全球目标。在我们的情况下，本地代理在整个PE的国家机构分布自治的相同的硬件。硬件剂国家机构之间交换最小数据，动态地调整PE之间的数据流，以努力实现通过负载平衡更好的整体性能。

这个全球性的，动态的，物理上的分布式资源分配算法确保无负载网络条件和负载网络的条件下在延迟控制的生长在低每跳延迟。代理硬件监视PE之间的PE负载状况和网络跳数，并且使用这些基于参数在其上的算法动态地发现每个可能对通信节点之间的路线。该算法可以在其他基于MPSOC架构与固有的冗余由于在MPSOC几个相同的元件的存在可以应用。

所提出的NIRA硬件剂具有相同的结构和功能，并在各PE间的分布，因为它们是每NI的一部分，如图4 NIRA被实例化，其可能源PE的地址的列表，并存储在列表中它发送单元寄存器文件（SURF）。它还存储其主机PE和它的每一个可能来源的PE之间的跳数距离（即，PSK数据发送到该特定的PE的PE）。因为PE和它们的地址的映射在设计时已知，SURF可以在设计时对所有NIRA实例加载。

每个目标PE（从源PE接收数据）的NIRA代理指定的时间T到NIS在SURF中列出的所有的PE（即，它的潜在来源的PE），表明其主机NI负载条件期间广播控制包（FIFO1的空闲插槽）和跳数距离。而跳数距离是静态的，在设计时已知的，源PE设备可以潜在地接收控制分组出从目的地PE的顺序，因此，有必要对他们通过自己SURF内搜索识别目的地PE的跳数。这将需要一个上下文寻址存储器的搜索和将扩大

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