Modeling and analysis of high-speed links
摘要：早期关于高速通信的研究主要集中在建立CMOS器件上，要求器件能够产生、接收以及恢复高速的时序信号。这些研究使得数据传输速率增长迅速，所以目前的电路已经进入到了线路电气特性的带宽极限。高速的码率以及非常低的误码率要求我们在限制带宽的信道中使用常规的技术需要十分注意。本文主要介绍了高速接口中噪声源的分析，包括电压抖动和锁相环的时序抖动，以及它们对于不同通信技术的影响。不同于常规的主要噪声源是无边界的高斯白噪声的假设，我们提出主要噪声源是有色的，并且是有边界的。对于低误码率的要求，噪声的概率分布形状和它们的相关性比它们的总功率更为重要，这不同于常规的通信系统分析。
Ⅰ.Inroduction
在上世纪90年代，芯片性能持续的上升造就了大量关于高速芯片I/O设计的研究与发展。本文研究了提升高速串行接口以及更宽的并行总线的性能。这个研究的结果到处可见，范围从高速存储接口、处理器接口到Gb/s的串行接口。I/O性能的提升（它发展的速度快与处理器的主频）使得人们对于I/O速率的持续增长有所期待。不幸的是，I/O设计的本质问题发生了改变。目前内部的电路能够工作在10Gb/s，但是接口性能却被信道的带宽所限制——从一端到另一端通路的电气特性。目前最显著的问题就是如何持续的提高I/O的性能，还有找出什么会最终限制引脚的带宽。
解决信道带宽限制的技术总所周知，它曾经被应用在从以太网和DSL到磁盘读取的信道中，较低的功率预算和器件速度的限制暴露出了实现这些通信算法的挑战。本文尝试着在高速接口设计以及高速通信系统设计之间建立联系。我们采取被用于通信系统设计的分析和测试技术，来解决高速信道限制的接口设计中暴露出来的问题。通过分析高速接口系统的特定属性，以及通过对噪声源的分类和分析，我们需要知道通信技术用在哪里最有效以及应当如何使用通信技术。
图1.高速系统背板信道。芯片被嵌在封装中，用焊锡焊接在板子上，置入背板中。从一端到另一端的信道是非常复杂的通路。
应用场合很大程度上决定了信道的复杂性以及性能。在本文中，我们将一个背板连接作为我们的设计样品，尽管我们提出的分析方法可以应用在任何的接口设计中。一个典型的背板连接示于图1，该图说明了不同的信道成分。不同的路径长度和背板的材料属性，以及不同类型的连接器、过孔还有板层的连线都会导致信道传输特性的巨大不同，不管是在不同背板之间，还是在相同背板不同信道之间。一个典型的单个背板传输特性示于图2。
图2.长度为和的背板信道，顶层和底层通路（如有没有过孔）的频率响应。即使在线路很短的情况下，顶层通路的频率响应中有个很大的凹槽。过孔的寄生电容造成的反射导致了这个凹槽。
信道的带宽的确限制了接口的性能，但是在几个GHz的情况下，信道的限制速度并没有比当前CMOS技术的速度限制慢多少。在这种速度与功耗受束缚的环境下，一个带有模拟前端以及数字信号处理后端的分层次的结构如果无法实现，那么它将会是无用的。
为了判决什么是对于持续按比例提高性能最有效的方法，以及更好的明白什么是限制接口性能的最基本的因素，我们需要建立一个模型，这个模型用来估计接收端的噪声以及系统的噪声和非理想因素。这个模型包含了确定性噪声源以及随机噪声源，它将会在下一节阐述。在阐述完噪声源后，第三节将会描述这些不同的噪声源是如何在接收端转化为电压噪声的。本节主要指出了追踪噪声的相关性以及范围的重要性。第四节将会使用这个模型来对比不同的通信技术，和关注持续提高接口性能最重要的问题。关于提高接口的总结在第五节给出。
Ⅱ.Link models
图3.带有发送器、信道和接收器的高速接口系统。接收器必须恢复数据和即将到来信号的定时信息，通常有两个检测器和即将到来的数据连接：一个是数据限幅器，一个是用于提取定时信息的鉴相器（PD）。
图3给出了一个简化的高速接口系统的方框图。发送器芯片将数据串行化，并且对数据进行调制，然后送入信道，参考时钟由锁相环（PLL）提供。信道对信号进行滤波，相邻的信号间会产生干扰。接收器必须从接收的比特信号中提取出定时信息和数据值。接口要求高的信号速率和低的复杂度，以往的发送器使用简单的不归零码（NRZ）调制，接收器对数据进行采样并且立即判决接收信号的值。通常使用眼图来将系统的操作可视化，如图4所示。在时钟恢复中，大多数系统对一位数据采样两次，一次在眼的中间，目的是得到信号值；一次在眼的边缘，用来的到时钟信息。
图4.不归零码的眼图
该眼图清楚的显示了在系统中应当考虑的两种类型的噪声——垂直的毛刺为接收端看到电压噪声，水平的毛刺是时序噪声。其中一些噪声是确定噪声，它们来至其它信号，或者是信号在传输过程中延时造成的；其它的噪声成分则来至随机噪声源。
- Deterministic noise
通常接收端看到的最大的“噪声”本质上并不是真正的噪声——它可能是受信道未修正的杂散所导致的延时信号（也被称作码间干扰，或者ISI），或者是其它信号的串扰。信道杂散来至线路中最基本的损耗途径，包括趋肤效应、介电损耗，还有非计划中传输线阻抗不连续形成的滤波器，其中过孔和阻抗不匹配都会导致阻抗不连续。这种滤波器会导致反射，在频率响应中导致共振。串扰和信道干扰主要发生在密集的连接器间，例如远端的和近端的连接器串扰（FEXT和NEXT）。由于芯片之间的信道是复杂的通路，所以接口包含芯片的寄生参数非常重要。
图5为本文中大多数例子使用的信道，它给出了信道时域和频域的响应。确定噪声本质上不是噪声，而是残余误差，一旦知到脉冲响应和输入序列，计算残余误差电压的概率密度分布是非常简单的。事实上，找出导致最差情况噪声的样本是不难的。
图5.典型接口的频率响应和串扰，以及在6.25Gb/s的脉冲响应。NEXT是反射回发送器的噪声，FEXT是耦合到接收器的噪声。
由于这个信道的码间干扰是非常大的，如果没有修正处理的话，残余误差会淹没信号。所以大多数例子将会考虑使用5阶线性均衡器来大幅减少码间干扰。
- Random noise sources and modeling
高速环境的噪声源从不同元件出现，并且发生于时域和电压域。我们将会尝试在细节上解释每一个噪声源，尤其是关注它的分布和频谱内容，它们对于决定噪声的特性都是至关重要的参数。
一直以来，在高速接口中随机电压噪声都被忽略，因为人们认为热噪声和晶体管器件噪声对于信号幅度的贡献是非常小的。然而，随着带宽的提升，这些噪声源慢慢变得重要起来，尽管相对于其他噪声源而言它还是非常小。例如，对于一个5GHz带宽的接收器，输入带有参考噪声的信号，噪声总和大致为0.3mV，它比接收器均衡后的信号大约低40dB。
大量噪声源的出现是通过从其它信号的耦合，或者由于有限的电源抑制比（PSRR），通过电源或者底板连接而来。描绘电源和底板噪声的特性是非常难的，尽管有许多尝试去测量单片的噪声，但对于大多数系统而言，它的分布和频谱属性仍然是不可量化的。出于分析的目的，我们假设由于大量的片上电容，这个噪声的带宽是有限的，它比片上时钟频率低一点；并且由于它是有限数目的不同事件的叠加，我们把它建立成一个有限的高斯分布模型。
除了这些动态的噪声源，我们还需要找出静态的噪声源，静态噪声在高速接口中占据主导地位。接收器输入偏置可以大到十几个毫伏，即使在修正的情况下仍然有几个毫伏。在其它更复杂的接收器中，静态噪声的例子都是发送器和接收器的量化误差（例如均衡器系数的量化或者D/A和A/D的量化）和均衡器系数的估算误差。这些误差都一致的按sigma;分布，sigma;由量化阶跃的大小决定。例如在我们的例子中，我们将使用10mV的量化阶跃，10%的估计误差，这使得sigma;有几个mV。
电源和器件噪声也会导致接口信号定时的不确定性。这些噪声对于接口中PLL的影响已经被广泛的研究。Hajimiri在[10]中和Demir在[11]中主要研究了压控振荡器的性能和器件导致的相位噪声的循环平稳方面，Mansuri在[12]中阐述了PLL中最重要的噪声源的影响。由于这些噪声在环路中是至关重要的，接下来我们会重复一些上面的分析。
图6.PLL中最重要的噪声源：输入时钟抖动，VCO电源噪声和时钟缓冲器电源噪声。每个噪声都在环路中传输，它们有不同的频率响应。
图6画出了一个典型的2阶锁相环以及它主要的噪声源。将PLL近似为一个2阶的系统，我们可以获得从VCO和时钟缓冲器的电源供到PLL输出的噪声传输函数，以及从输入的参考时钟噪声到PLL输出噪声的传输函数。图7画出了这些噪声的传输函数。
我们可以看出，VCO电源噪声到输出端为一个带通滤波形状，时钟缓冲器电源噪声为一个高通滤波形状，参考时钟是一个低通滤波形状。为了找出抖动的幅度大小，我们需要知道电源噪声的功率谱，以及VCO和时钟缓冲器对于电源噪声的灵敏度。即使我们假设电源噪声是白噪声，PLL的抖动也不能被认为是白噪声，因此抖动样本的自相关在噪声分析中要被考虑。除此之外，由于电源噪声是有界限的，所以抖动的近似分布也应该是有界限的。
图7. a）PLL中不同来源的噪声的传输函数，b)PLL相位噪声成分的功率谱密度，基于噪声统一按20mV p-p的分布以及芯片供电都使用100MHz带宽网络滤波的假设。在我们设计的例子中，VCO的灵敏度为0.15ps/mV,缓冲器的灵敏度为0.75ps/mV。
- Clock and data recovery (CDR)
由于接收器是动态的追踪输入信号，我们需要对CDR环路对于数据抖动的响应进行建模，以此来理解在整个系统中抖动的影响。这是较为棘手的，因为在流行的CDR技术中包含使用相同的采样器来对信号限幅和相位检测，目的是取消采样器的建立时间。这种二进制类型的相位鉴相器导致了bang-bang控制环路，这是一种非线性的且比较难分析的环路。在文献中，有两种不同的方法用来分析这种类型的CDR系统。通信领域使用Markov链来分析这个环路，然而IC设计者通常将环路线性化，把它当做一个线性控制系统。这两种方法都有他们的局限性。
图8.一阶Markov链相位模型。每一个状态都代表了不同的相位，弧线代表转换到每个位置的概率。
如图8所示，在Markov链中，恢复的时钟可能的相位位置被作为各种状态，使用概率、和来保持，超前或者延迟相位。这三个概率是通过对相位更新信息进行滤波得到（using moving-window,random-walk filter,or accumulate-reset filter）。一旦从输入数据的统计中获得状态转换概率，稳定状态的概率就能得到，图9a为状态转换概率图，图9b为稳态相位概率图。
图9. a）原始的输入概率（p-early,p-late,p-no-valid 间的转换）经滤波器后转换为每个可能相位位置的状态转移概率（p-up,p-dn,p-hold）。注意在一个随机不归零码流中，50%的数据是不包含不动的转换的。b）对图a中输入进行统计的稳态相位概率。
不幸的是，实际的系统更依赖系统之前的状态，这违背了一阶Markov链模型。在受码间干扰和噪声严重影响的信道中，一阶Markov链只能应用在accumulate-reset filter，以防码间干扰和噪声较强的相关性的长度与滤波器的长度相似。对于random-walk filters或者更长相关性长度，必须使用高阶的Markov链。为了避免Markov模型的问题，可以将环路线性化，例如使用近似，那么一个二阶的CDR环路的鉴相器可以被一个带有高频抖动的白噪声源代替。这使得环路的频域分析成为可能，并且建立了接收器CDR环路的抖动容限模板。环路延时能够被正确的描述，对于低频抖动追踪来说，环路延时是至关重要的，因为在CDR传输函数中的峰值是由过度的延时产生的。
在接下来的章节将会说明，大多数抖动是由于比特流的因素。为了分析这个抖动，我们的分析将会采用Markov模型，并且假设在CDR accumulate-reset filter覆盖的窗口中存在的噪声和码间干扰有较强的相关性，长反射和有色噪声导致的剩余码间干扰具有弱相关性，它将被假设是不相关的（但它是精确有界分布的）。这个方法和目前多等级不同的边缘选择算法以及其他先进的发送信号技术配合使用，效果良好。
Ⅲ.Link performance analysis
在重要的无误差要求的驱动下，传统上接口性能的分析使用噪声峰峰值来估计电压和定时容限。因此，设计者需要表明在最差电压和定时噪声时接口眼图仍然足够大，能够克服静态噪声。当设计进入到Gb/s级别以及码间干扰成为一个主要关心的问题，这些方法被证明太悲观，导致现在的电路设计者不可能完成设计，或者需要设计带有不希望的功耗或者面积的花费。很明显，这需要一些统计学方面的分析。不幸的是，假设所有的噪声源以及码间干扰都是高斯分布的且是相互独立的，使用现成的分布来估计误码率（BER）导致预测的结果偏离太远，因为接口中大多数噪声源都是有界限的。
图10. 剩余码间干扰分布的高斯近似的误差，a)信道和高斯模型的噪声电压分布 b)输入信号带有剩余码间干扰分布的噪声，Markov CDR模型的稳态相位分布以及高斯近似模型的稳态相位分布。
使用5抽头线性均衡器补偿我们的信道模型可以证实这
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