面向工艺偏差的近阈值延迟分析方法的实现文献综述

1. 文献综述（或调研报告）：

通过查阅文献，发现国内外在考虑到工艺参数局部波动影响，主流商业设计流程中也开始加入局部工艺波动的分析。电子设计自动化公司最近几年也开始将其纳入设计和验证流程中，例如新思（Synopsys）公司在时序分析工具 PrimeTime 中加入片上波动（On Chip Variation，OCV）和先进片上波动（Advanced On Chip Variation，AOCV）分析。总体来说，这些方法都致力于获得更精确的路径延时，减少时序分析中的悲观估计。但是这些方法本质上仍然是基于工艺角的。

因此，很多基于统计的静态时序分析方法相继被提出。这些方法涵盖从数值积分法[6]到蒙特卡洛法[7,8]到基于概率的分析。在文献[9]中，提出了一种获得组合逻辑电路单元延时和线延时概率分布的方法。该方法先找到潜在关键路径，之后对这些潜在关键路径进行蒙特卡洛分析。文献[16,17]中提出了概率分析的统计静态时序分析方法。然而，很多方法都将延时概率密度函数当作高斯分布，认为延时与参数波动间呈线性关系[12,13]。另外一些研究则通过解析几何的方式获得误差尽可能小的电路延时概率密度函数[9,20]。在这些方法中，门级单元延时的概率密度函数都被定义为服从高斯分布，来简化计算电路延时概率密度函数的过程。这些假设在电路工作在常规电压下可以获得很高的精度。但当工艺节点不断降低，同时电路为了超低功耗的应用而工作在超低电压时，这一假设将不再适用。特别当电路工作在近阈值或者更低电压时，高斯分布的近似将在时序分析中带来很大的误差。

在近阈值下，电路延时随晶体管随机波动是非线性的。这使得统计分析变得十分复杂，因为电路的概率密度函数不再是高斯分布[14]。对此一种离散方法被引入来解决这一问题，它将连续的函数转换成一组离散的延时概率集合。将最终的电路延时概率分布的求解转化成门级单元概率密度函数求和（Sum）和最大值（Max）操作[15]，最终得到电路延时概率的集合（即延时的概率分布）。然而这种方法存在一个问题，大部分的方法都使用基于多项式的泰勒级数展开来对延时建模，这种方法的主要问题是在计算最大值过程中的大量复杂运算，即集合中离散点数量随着电路中门级单元数量呈指数增长[15]。 此外，以上这些针对局部工艺波动的统计静态时序分析方法虽然在一定程度上预测了电路的延时概率分布，但是其中很多方法都将门级单元延时的概率密度函数看成相互独立的函数，而没有考虑片上器件之间空间上的相关性。当考虑器件工艺参数波动在空间上的相关性时，对于器件延时概率分布的建模将变得十分困难，原因在于难以处理庞大数量器件空间关系和路径数量。基于此，文献[23,24]针对这一问题提出了相关的解决方案，如只考虑单个门内晶体管间的延迟相关性；对敏感路径进行基于蒙特卡洛仿真的时序分析；考虑基于路径中单元位置的相关性。 最重要的是，无论是精度极高的蒙特卡洛仿真方法，还是基于数值积分或者概率的方法，其中大部分统计静态时序分析方法都需要花费大量的计算时间，这使得它们在实际设计中变得不可行。对此，研究者提出了很多降低分析时间的方法。如文献[18]中的快速蒙特卡洛仿真方法，可以极大地降低蒙特卡洛仿真需要的次数，但是这些方法都需要极大地干预底层的晶体管模型和参数，从而使得问题变得异常复杂。此外，文献[19]中的一些解析模型和概率的方法，试图通过建立数学模型等方法来简化问题，但是这些方法都停留在门级单元特定情况下的延时分析，或者基于单条路径的延时分析，距实际的应用还有一定差距。

在电路中，随着电压降低，单元延时波动变得更加剧烈[2]。这是由晶体管的电流特性带来的。在常规电压下，晶体管导通电流与阈值电压呈线性关系。因此，当工艺参数变化带来阈值电压波动时，单元延时可以看作是随阈值电压线性变化的。而在近阈值情况下，晶体管导通电流与阈值电压呈指数关系，这意味着阈值电压很小的波动就会带来电流极大的变化，因此单元延时的波动也会极大地增加。这导致在近阈值下，工艺参数的局部波动会使得电路性能的波动变得更加明显。在40nm工艺，0.6V工作电压下，标准单元的延时波动达到了单元正常延时的20%~40%，在路径中延时的波动也达到了15%~25%。 此外，由于近阈值下晶体管电流与阈值电压是非线性关系，所以即使假设考虑工艺参数是高斯分布的情况，单元延时也不再是高斯分布[1]（这点不同于常规电压的情况，在常规电压下，电流与阈值电压是线性关系，单元延时的分布也服从高斯分布）。这将使得获得单元延时的概率分布和路径延时的概率分布变得更为困难。由此可知，在近阈值设计中必须考虑到工艺参数局部波动带来的影响，并且需要一种针对单元延时概率密度函数为非高斯分布情况下，计算延时分布的统计时序分析方法。

考虑到集成电路制造过程中的工艺波动，为了保证电路最终时序的正确性，传统的静态时序分析 （Static Timing Analysis，STA）一般基于不同工艺角的单元时序库来对电路时序进行分析，保证电路时序的收敛。但是在传统基于工艺角的静态时序分析中，只是将全局波动以及一些确定的、可预测的工艺波动通过建模方法加入时序分析流程中[3]。而对于包括局部随机波动在内的掺杂浓度波动、温度、透镜偏差等一些不确定因素并没有包含在工艺角的单元库信息中[8]。

在常规工作电压下，由于每个单元延时呈现高斯分布，且离散度较小，因此静态时序分析损失的时序余量所占比重较小，分析结果偏差较小[5]。但随着工作电压降低，每个单元延时呈现非高斯分布，离散程度加大，损失的时序余量所占比重增大，分析结果偏差增加。所以在低电压下依旧采取传统的静态时序分析进行电路的时序分析，势必使结果变得十分不精确，因为悲观估计也会极大地影响电路性能。

与传统的时序工具相比，统计静态时序分析（Statistical Static Timing Analysis，SSTA）方法不仅可以获得传统静态时序分析中的时序信息，同时可以获得所有的工艺参数、电压和温度波动对电路时序的影响结果，并显示预期成品率[11]。因此这种统计静态时序分析方法有许多优点。首先，在设计中的过分悲观估计可被降低。在近阈值下（如本文中0.6V下），路径延时有可能缩短10%~15%，从 而提升电路性能。其次，能在各种情形下进行预分析，更快地掌握芯片成品率和性能。

[1] Rithe R, Chou S, Gu J, et al. Cell library characterization at low voltage using non-linear operating point analysis of local variations[C). VLSI Design (VLSI Design), 2011 24th International Conference on. IEEE, 2011: 112-117.